试写出下列图中各门电路的输出分别是什么状态?(其中(A)(B)为TTL门电路,而(C)为CMOS门电路)

Question

2．试写出下列图中各门电路的输出分别是什么状态（高电平、低电平）？（其中（A）（B）为TTL门电路，而（C）为CMOS门电路）

Answer 1

逻辑集成电路的输入端接下拉电阻，是为了使该端处于低电平。

(A)图中下拉电阻10kΩ，大大超过限值，该输入端为高电平，则Y1=(VIL+1)'=0；

(B)图中下拉电阻51Ω，小于限值，该输入端为低电平，则Y2=1异或0=1；

(C)对于CMOS逻辑电路，因其输入电阻极大，上、下拉电阻的限值为≤1MΩ。图中下拉电阻10kΩ，远小于限值，该输入端为低电平，则Y3=(VIH·0)'=1；

门电路：

从小巧的电子手表，到复杂的电子计算机，它们的许多元件被制成集成电路的形式，即把几十、几百，甚至成千上万个电子元件制作在一块半导体片或绝缘片上。每种集成电路都有它独特的作用。有一种用得最多的集成电路叫门电路，门电路是起开关作用的集成电路。由于开放的条件不同，而分为与门、非门、与非门等等。

以上内容参考：百度百科-与非门电路

Answer 2

逻辑集成电路的输入端接下拉电阻，是为了使该端处于低电平。
根据TTL逻辑集成电路的内部结构，由于输入端有一定的、向外留出的输入电流，该电流会在下拉电阻上产生压降，使得该输入端的电压＞0V，若下拉电阻阻值较大将使输入端电压超过低电平的最高电压限值，这样输入端电平处于过渡区甚至高电平区，导致电平错误。而上拉电阻可以取较大阻值。对于基本型TTL逻辑集成电路74xx，下拉电阻的限值约为≤1.3kΩ。
(A)图中下拉电阻10kΩ，大大超过限值，该输入端为高电平，则Y1=(VIL+1)'=0；
(B)图中下拉电阻51Ω，小于限值，该输入端为低电平，则Y2=1异或0=1；
(C)对于CMOS逻辑电路，因其输入电阻极大，上、下拉电阻的限值为≤1MΩ。图中下拉电阻10kΩ，远小于限值，该输入端为低电平，则Y3=(VIH·0)'=1；
注意：基本型TTL逻辑集成电路74xx早已被多种改进型替代，输入端下拉电阻的阻值上限有不小的提高，即便是目前应用已经较少的低功耗肖特基TTL逻辑集成电路74LSxx，下拉电阻的限值约为≤20kΩ。所以，这是一个比较古老、落伍的知识点考核。